7.6 Verilog DDS 設計

7.6 Verilog DDS 設計

DDS 原理 DDS(直接頻率合成)技術是根據奈奎斯特抽樣定理及數字處理技術,把一係列的模擬信號進行不失真的抽樣,將得到的數字信號存儲在存儲...

8.1 Verilog 數值轉換

8.1 Verilog 數值轉換

本節主要對有符號數的十進製與二進製表示以及一些數值變換進行簡單的總結。 定義一個寬度為 DW 的二進製補碼格式的數據 dbin ,其表示的有符...

7.5 Verilog FFT 設計

7.5 Verilog FFT 設計

FFT(Fast Fourier Transform),快速傅立葉變換,是一種 DFT(離散傅裏葉變換)的高效算法。在以時頻變換分析為基礎的數字處理方法中,有著不...

7.4 Verilog CIC 濾波器設計

7.4 Verilog CIC 濾波器設計

積分梳狀濾波器(CIC,Cascaded Integrator Comb),一般用於數字下變頻(DDC)和數字上變頻(DUC)係統。CIC 濾波器結構簡單,沒有乘法器,隻...

7.3 Verilog 串行 FIR 濾波器設計

7.3 Verilog 串行 FIR 濾波器設計

串行 FIR 濾波器設計 設計說明 設計參數不變,與並行 FIR 濾波器參數一致。即,輸入頻率為 7.5 MHz 和 250 KHz 的正弦波混合信號,經過 FIR ...

7.2 Verilog 並行 FIR 濾波器設計

7.2 Verilog 並行 FIR 濾波器設計

FIR(Finite Impulse Response)濾波器是一種有限長單位衝激響應濾波器,又稱為非遞歸型濾波器。FIR 濾波器具有嚴格的線性相頻特性,同時其單...

7.1 Verilog 除法器設計

7.1 Verilog 除法器設計

除法器原理(定點) 和十進製除法類似,計算 27 除以 5 的過程如下所示: 除法運算過程如下: (1) 取被除數的高幾位數據,位寬和除數...

6.7 Verilog 流水線

6.7 Verilog 流水線

關鍵詞:流水線,乘法器硬件描述語言的一個突出優點就是指令執行的並行性。多條語句能夠在相同時鍾周期內並行處理多個信號數據。 但是當數據...

6.6 Verilog 仿真激勵

6.6 Verilog 仿真激勵

關鍵詞:testbench,仿真,文件讀寫 Verilog 代碼設計完成後,還需要進行重要的步驟,即邏輯功能仿真。仿真激勵文件稱之為 testbench,放在各...

6.5 Verilog 避免 Latch

6.5 Verilog 避免 Latch

關鍵詞:觸發器,鎖存器 Latch 的含義 鎖存器(Latch),是電平觸發的存儲單元,數據存儲的動作取決於輸入時鍾(或者使能)信號的電平值。僅...