關鍵詞:順序塊,並行塊,嵌套塊,命名塊,disable

Verilog 語句塊提供了將兩條或更多條語句組成語法結構上相當於一條一句的機製。主要包括兩種類型:順序塊和並行塊。

順序塊

順序塊用關鍵字 begin 和 end 來表示。

順序塊中的語句是一條條執行的。當然,非阻塞賦值除外。

順序塊中每條語句的時延總是與其前麵語句執行的時間相關。

在本節之前的仿真中,initial 塊中的阻塞賦值,都是順序塊的實例。

並行塊

並行塊有關鍵字 fork 和 join 來表示。

並行塊中的語句是並行執行的,即便是阻塞形式的賦值。

並行塊中每條語句的時延都是與塊語句開始執行的時間相關。

順序塊與並行塊的區別顯而易見,下麵用仿真說明。

仿真代碼如下:

實例

`timescale 1ns/1ns
 
module test ;
    reg [3:0]   ai_sequen, bi_sequen ;
    reg [3:0]   ai_paral,  bi_paral ;
    reg [3:0]   ai_nonblk, bi_nonblk ;
 
 //============================================================//
    //(1)Sequence block
    initial begin
        #5 ai_sequen         = 4'd5 ;    //at 5ns
        #5 bi_sequen         = 4'd8 ;    //at 10ns
    end
    //(2)fork block
    initial fork
        #5 ai_paral          = 4'd5 ;    //at 5ns
        #5 bi_paral          = 4'd8 ;    //at 5ns
    join
    //(3)non-block block
    initial fork
        #5 ai_nonblk         <= 4'd5 ;    //at 5ns
        #5 bi_nonblk         <= 4'd8 ;    //at 5ns
    join
 
endmodule

仿真結果如下:

如圖所示,順序塊順序執行,第 10ns 時,信號 bi_sequen 才賦值為 8。

而並行塊,ai_paral 與 bi_paral 的賦值是同時執行的,所以均在 5ns 時被賦值。

而非阻塞賦值,也能達到和並行塊同等的賦值效果。

嵌套塊

順序塊和並行塊還可以嵌套使用。

仿真代碼如下:

實例

`timescale      1ns/1ns
 
module test ;
 
    reg [3:0]   ai_sequen2, bi_sequen2 ;
    reg [3:0]   ai_paral2,  bi_paral2 ;
    initial begin
        ai_sequen2         = 4'd5 ;    //at 0ns
        fork
            #10 ai_paral2          = 4'd5 ;    //at 10ns
            #15 bi_paral2          = 4'd8 ;    //at 15ns
        join
        #20 bi_sequen2      = 4'd8 ;    //at 35ns
    end
 
endmodule

仿真結果如下:

並行塊語句塊內是並行執行,所以信號 ai_paral2 和信號 bi_paral2 分別在 10ns, 15ns 時被賦值。而並行塊中最長的執行時間為 15ns,所以順序塊中的信號 bi_sequen2 在 35ns 時被賦值。

命名塊

我們可以給塊語句結構命名。

命名的塊中可以聲明局部變量,通過層次名引用的方法對變量進行訪問。

仿真代碼如下:

實例

`timescale 1ns/1ns
 
module test;
 
    initial begin: runoob   //命名模塊名字為runoob,分號不能少
        integer    i ;       //此變量可以通過test.runoob.i 被其他模塊使用
        i = 0 ;
        forever begin
            #10 i = i + 10 ;      
        end
    end
 
    reg stop_flag ;
    initial stop_flag = 1'b0 ;
    always begin : detect_stop
        if ( test.runoob.i == 100) begin //i累加10次,即100ns時停止仿真
            $display("Now you can stop the simulation!!!");
            stop_flag = 1'b1 ;
        end
        #10 ;
    end
 
endmodule

仿真結果如下:

命名的塊也可以被禁用,用關鍵字 disable 來表示。

disable 可以終止命名塊的執行,可以用來從循環中退出、處理錯誤等。

與 C 語言中 break 類似,但是 break 隻能退出當前所在循環,而 disable 可以禁用設計中任何一個命名的塊。

仿真代碼如下:

實例

`timescale 1ns/1ns
 
module test;
 
    initial begin: runoob_d //命名模塊名字為runoob_d
        integer    i_d ;
        i_d = 0 ;
        while(i_d<=100) begin: runoob_d2
            # 10 ;
            if (i_d >= 50) begin       //累加5次停止累加
                disable runoob_d3.clk_gen ;//stop 外部block: clk_gen
                disable runoob_d2 ;       //stop 當前block: runoob_d2
            end
            i_d = i_d + 10 ;
        end
    end
 
    reg clk ;
    initial begin: runoob_d3
        while (1) begin: clk_gen  //時鍾產生模塊
            clk=1 ;      #10 ;
            clk=0 ;      #10 ;
        end
    end
 
endmodule

仿真結果如下:

由圖可知,信號 i_d 累加到 50 以後,便不再累加,以後 clk 時鍾也不再產生。

可見,disable 退出了當前的 while 塊。

需要說明的是,disable 在 always 或 forever 塊中使用時隻能退出當前回合,下一次語句還是會在 always 或 forever 中執行。因為 always 塊和 forever 塊是一直執行的,此時的 disable 有點類似 C 語言中的 continue 功能。

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