Verilog 具有很強的電路描述與建模能力,能從多個層次對數字係統進行描述和建模。因此,在簡化硬件設計任務、提高設計效率與可靠性、語言易讀性、層次化和結構化設計等方麵展現了強大的生命力與潛力。

發展曆史

  • 1983 年,Verilog 最初由 Gateway Design Automation 公司(GDA)的 Phil Moorby 創建,作為內部仿真器的語言,主要用於邏輯建模和仿真驗證,被廣泛使用。
  • 1989 年,GDA 公司被 Cadence 公司收購,Verilog 語言成為 Cadence 公司的私有財產。
  • 1990 年,Cadence 公司成立 OVI(Open Verilog International)組織,公開 Verilog 語言,促進 Verilog 向公眾領域發展。
  • 1992 年,OVI 決定致力於將 Verilog OVI 標準推廣為 IEEE(The Institute of Electrical and Electronics Engineers)標準。
  • 1995 年,OVI 的努力獲得成功,IEEE 製定了 Verilog HDL 的第一個國際標準,即 IEEE Std 1364-1995,也稱之為 Verilog 1.0。
  • 2001 年,IEEE 發布 Verilog 第二個標準(Verilog 2.0),即 IEEE Std 1364-2001, 簡稱為 Verilog-2001 標準。由於 Cadence 在集成電路設計領域的影響力及 Verilog 語言的簡潔易用性,Verilog 成為電路設計中最流行的硬件描述語言。

主要特性

下麵是 Verilog 的主要特性:

  • 可采用 3 種不同的方式進行設計建模:行為級描述——使用過程化結構建模;數據流描述——使用連續賦值語句建模;結構化方式——使用門和模塊例化語句描述。
  • 兩類數據類型:線網(wire)數據類型與寄存器(reg)數據類型,線網表示物理元件之間的連線,寄存器表示抽象的數據存儲元件。
  • 能夠描述層次設計,可使用模塊實例化描述任何層次。
  • 用戶定義原語(UDP)創建十分靈活。原語既可以是組合邏輯,也可以是時序邏輯。
  • 可提供顯示語言結構指定設計中的指定端口到端口的時延,以及路徑時延和時序檢查。
  • Verilog 支持其他編程語言接口(PLI)進行進一步擴展。PLI 允許外部函數訪問 Verilog 模塊內部信息,為仿真提供了更加豐富的測試方法。
  • 同一語言可用於生成模擬激勵和指定測試的約束條件。
  • 設計邏輯功能時,設計者可不用關心不影響邏輯功能的因素,例如工藝、溫度等。
  • ……

主要應用

專用集成電路(ASIC),就是具有專門用途和特殊功能的獨立集成電路器件。

Verilog 作為硬件描述語言,主要用來生成專用集成電路。

主要通過 3 個途徑來完成:

1、可編程邏輯器件

FPGA 和 CPLD 是實現這一途徑的主流器件。他們直接麵向用戶,具有極大的靈活性和通用性,實現快捷,測試方便,開發效率高而成本較低。

2、半定製或全定製 ASIC

通俗來講,就是利用 Verilog 來設計具有某種特殊功能的專用芯片。根據基本單元工藝的差異,又可分為門陣列 ASIC,標準單元 ASIC,全定製 ASIC。

3、混合 ASIC

主要指既具有麵向用戶的 FPGA 可編程邏輯功能和邏輯資源,同時也含有可方便調用和配置的硬件標準單元模塊,如CPU,RAM,鎖相環,乘法器等。