DDS 原理

DDS(直接頻率合成)技術是根據奈奎斯特抽樣定理及數字處理技術,把一係列的模擬信號進行不失真的抽樣,將得到的數字信號存儲在存儲器中,並在時鍾的控製下,通過數模轉換,將數字量變成模擬信號的方法。

DDS 模塊主要由相位累加器、查找表、DAC 轉換器和低通濾波器組成,基本結構如下。

相位累加器,是 DDS 的核心組成部分,用於實現相位的累加,並輸出相應的幅值。相位累加器由 M 位寬加法器和 M 位寬寄存器組成,通過時鍾控製,將上一次累加結果反饋到加法器輸入端實現累加功能,從而使每個時鍾周期內的相位遞增數為 K,並取相位累加結果作為地址輸出給 ROM 查找表部分。

幅值查找表,存儲著每個相位對應的二進製數字幅度。在每個時鍾周期內,查找表對相位累加器輸出的相位地址信息進行尋址,然後輸出對應的二進製幅度數字離散值。假設查找表地址為 M 位,輸出數據為 N 位,則查找表的容量大小為 。不難看出,輸出信號的相位分辨率為:

DAC 轉換器,將數字信號轉換為模擬信號。實際上,DAC 輸出的信號並不是連續的,而是根據每位代碼的權重,將每一位輸入的數字量進行求和,然後以其分辨率為單位進行模擬的輸出。實際輸出的信號是階梯狀的模擬線型信號,所以要對其進行平滑處理,一般使用濾波器濾波。

低通濾波器,由於 DAC 轉換器輸出的模擬信號存在階梯狀的缺陷,所以要對其進行平滑處理,濾除掉大部分的雜散信號,使輸出信號變為比較理想的模擬信號。

DDS 工作時,頻率控製字 KM 比特位的相位累加器相加,得到的結果作為相位值。在每一個時鍾周期內以二進製數的形式送給 ROM 查找表,將相位信息轉化為數字化的正弦幅度值,再經過數模轉換轉化為階梯形狀的模擬信號。待信號經過係統濾波濾除大部分的雜散信號後,就可以得到一個比較純正的正弦波。

從頻率分解的角度講,ROM 查找表將輸入頻率分解成了份,輸出頻率占用的份數正是步進頻率控製字 K。 所以 DDS 輸出頻率可以表示為:

從相位角度講,在時間內由頻率控製字 K 控製輸出的相位增量為:

考慮此時輸出頻率的角速度,時間內輸出頻率的相位增量還可以表示為:

由上述兩式也可以推導出 DDS 輸出頻率與輸入頻率之間的關係。

DDS 設計

設計說明

下麵隻對 DAC 之前的 DDS 電路進行設計。

設計的 DDS 特性有:

  • 1)頻率可控;
  • 2)起始相位可控;
  • 3)幅值可控;
  • 4)正弦波、三角波和方波可選擇輸出;
  • 5)資源優化:波形存儲文件隻采用了四分之一的正弦波數據。

生成 ROM

ROM 模塊最好使用定製的 ip 核,時序和麵積都會有更好的優化。定製的 ROM 還需要指定數據文件,例如 ISE 的 ROM 數據文件後綴為 .coe,Quartus II 的 ROM 數據文件後綴為 .mif

為了方便仿真,這裏用代碼編寫 ROM 模塊,地址寬度為 8bit,數據寬度 10bit。

為了節省空間,隻存四分之一的正弦波形,然後根據對稱性進行平移,即可得到一個完整周期正弦波數據波形。

為實現 DDS 模式多樣化,還加入了三角波、方波的 ROM 程序。

實現代碼如下(全都包含在文件 mem.v 中)。

實例

module mem(
    input           clk,            //reference clock
    input           rstn ,          //resetn, low effective
    input           en ,            //start to generating waves
    input [1:0]     sel ,           //waves selection

    input [7:0]     addr ,
    output          dout_en ,
    output [9:0]    dout);          //data out, 10bit width

    //data out fROM ROMs
    wire [9:0]           q_tri ;
    wire [9:0]           q_square ;
    wire [9:0]           q_cos ;

    //ROM addr
    reg [1:0]            en_r ;
    always @(posedge clk or negedge rstn) begin
        if (!rstn) begin
            en_r   <= 2'b0 ;
        end
        else begin
            en_r   <= {en_r[0], en} ;         //delay one cycle for en
        end
    end
    assign dout      = en_r[1] ? (q_tri | q_square | q_cos) : 10'b0 ;
    assign dout_en   = en_r[1] ;

    //ROM instiation
    cos_ROM      u_cos_ROM (
       .clk     (clk),
       .en      (en_r[0] & (sel == 2'b0)),  //sel = 0, cos wave
       .addr    (addr[7:0]),
       .q       (q_cos[9:0]));

    square_ROM   u_square_ROM (
       .clk     (clk),
       .en      (en_r[0] & sel == 2'b01),  //sel = 1, square wave
       .addr    (addr[7:0]),
       .q       (q_square[9:0]));

    tri_ROM      u_tri_ROM (
       .clk     (clk),
       .en      (en_r[0] & sel == 2'b10), //sel = 2, triangle wave
       .addr    (addr[7:0]),
       .q       (q_tri[9:0]));

endmodule

//square waves ROM
module square_ROM (
    input               clk,
    input               en,
    input [7:0]         addr,
    output reg [9:0]     q);
   
    //1 in first half cycle, and 0 in second half cycle
    always @(posedge clk) begin
        if (en) begin
            q <= { 10{(addr < 128)} };    
        end
        else begin
            q <= 'b0 ;
        end
    end
endmodule

 //triangle waves ROM
module tri_ROM (
    input               clk,
    input               en,
    input [7:0]         addr,
    output reg [9:0]     q);
    //rising edge, addr -> 0x0, 0x3f
    always @(posedge clk) begin
        if (en) begin
            if (addr < 128) begin
                q <= {addr[6:0], 3'b0};   //rising edge  
            end
            else begin //falling edge
                q <= 10'h3ff - {addr[6:0], 3'b0} ;
            end
        end
        else begin
            q <= 'b0 ;
        end
    end
endmodule

//Better use mem ip.
//This format is easy for simulation
module cos_ROM (
    input               clk,
    input               en,
    input [7:0]         addr,
    output reg [9:0]     q);

   wire [8:0]           ROM_t [0 : 64] ;
   //as the symmetry of cos function, just store 1/4 data of one cycle
   assign ROM_t[0:64] = {
               511, 510, 510, 509, 508, 507, 505, 503,
               501, 498, 495, 492, 488, 485, 481, 476,
               472, 467, 461, 456, 450, 444, 438, 431,
               424, 417, 410, 402, 395, 386, 378, 370,
               361, 352, 343, 333, 324, 314, 304, 294,
               283, 273, 262, 251, 240, 229, 218, 207,
               195, 183, 172, 160, 148, 136, 124, 111,
               99 , 87 , 74 , 62 , 50 , 37 , 25 , 12 ,
               0 } ;

    always @(posedge clk) begin
        if (en) begin
            if (addr[7:6] == 2'b00 ) begin  //quadrant 1, addr[0, 63]
                q <= ROM_t[addr[5:0]] + 10'd512 ; //上移
            end
            else if (addr[7:6] == 2'b01 ) begin //2nd, addr[64, 127]
                q <= 10'd512 - ROM_t[64-addr[5:0]] ; //兩次翻轉
            end
            else if (addr[7:6] == 2'b10 ) begin //3rd, addr[128, 192]
                q <= 10'd512 - ROM_t[addr[5:0]]; //翻轉右移
            end
            else begin     //4th quadrant, addr [193, 256]
                q <= 10'd512 + ROM_t[64-addr[5:0]]; //翻轉上移
            end
        end
        else begin
            q <= 'b0 ;
        end
    end
endmodule

DDS 控製模塊

實例

module dds(
    input           clk,            //reference clock
    input           rstn ,          //resetn, low effective
    input           wave_en ,       //start to generating waves

    input [1:0]     wave_sel ,      //waves selection
    input [1:0]     wave_amp ,      //waves amplitude control
    input [7:0]     phase_init,     //initial phase
    input [7:0]     f_word ,        //frequency control word

    output [9:0]    dout,           //data out, 10bit width
    output          dout_en);

    //phase acculator
    reg [7:0]            phase_acc_r ;
    always @(posedge clk or negedge rstn) begin
        if (!rstn) begin
            phase_acc_r    <= 'b0 ;
        end
        else if (wave_en) begin
            phase_acc_r    <= phase_acc_r + f_word ;
        end
        else begin
            phase_acc_r    <= 'b0 ;
        end
    end

    //ROM addr
    reg [7:0]            mem_addr_r ;
    always @(posedge clk or negedge rstn) begin
        if (!rstn) begin
            mem_addr_r     <= 'b0 ;
        end
        else if (wave_en) begin
            mem_addr_r     <= phase_acc_r + phase_init ;
        end
        else begin
            mem_addr_r     <= 'b0 ;
        end
    end

    //ROM instiation
    wire [9:0]   dout_temp ;
    mem  u_mem_wave(
        .clk     (clk),                 //reference clock
        .rstn    (rstn),                //resetn, low effective
        .en      (wave_en),             //start to generating waves
        .sel     (wave_sel[1:0]),       //waves selection
        .addr    (mem_addr_r[7:0]),
        .dout_en (dout_en),
        .dout    (dout_temp[9:0]));     //data out, 10bit width

    //amplitude
    //0 -> dout/1   //1 -> dout/2   //2 -> dout/4   //3 -> dout/8
    assign       dout = dout_temp >> wave_amp ;
endmodule

testbench

實例

`timescale 1ns/1ns

module test ;
    reg          clk ;
    reg          rstn ;
    reg          wave_en ;
    reg [1:0]    wave_sel ;
    reg [1:0]    wave_amp ;
    reg [7:0]    phase_init ;
    reg [7:0]    f_word ;
    wire [9:0]   dout ;
    wire         dout_en ;

    //(1)clk, reset and other constant regs
    initial begin
        clk           = 1'b0 ;
        rstn          = 1'b0 ;
        #100 ;
        rstn          = 1'b1 ;
        #10 ;
        forever begin
            #5 ;      clk = ~clk ;   //system clock, 100MHz
        end
    end

    //(2)signal setup ;
    parameter    clk_freq    = 100000000 ; //100MHz
    integer      freq_dst    = 2000000 ;   //2MHz
    integer      phase_coe   = 2;          //1/4 cycle, that is pi/2

    initial begin
        wave_en           = 1'b0 ;
        //(a)cos wave, pi/2 phase
        wave_amp          = 2'd1 ;
        wave_sel          = 2'd0 ;
        phase_init        = 256/phase_coe ;   //pi/8 initialing-phase
        f_word            = (1<<8) * freq_dst / clk_freq; //get the frequency control word
        #500 ;
        @ (negedge clk) ;
        wave_en           = 1'b1 ;        //start generating waves
        # 2000 ;
        //(b)triangle wave, pi/4 initialing-phase
        wave_en           = 1'b0 ;
        wave_sel          = 2'd2 ;
        phase_init        = 256/4 ;
        wave_amp          = 2'd2 ;
        # 50 ;
        wave_en           = 1'b1 ;
    end

    //(3) module instantiaion
    dds u_dds(
        .clk            (clk),
        .rstn           (rstn),
        .wave_en        (wave_en),
        .wave_sel       (wave_sel[1:0]),
        .wave_amp       (wave_amp[1:0]),
        .phase_init     (phase_init[7:0]),
        .f_word         (f_word[7:0]),
        .dout           (dout[9:0]),
        .dout_en        (dout_en));

    //(4) finish the simulation
    always begin
        #100;
        if ($time >= 100000) $finish ;
    end
endmodule

仿真結果

如下圖所示,將輸出信號調整為模擬顯示。

  • 1)可見正弦波頻率為 2MHz,與頻率控製字對應;
  • 2)正弦波初始相位為 1/2 周期,三角波初始相位為 1/4 周期,符合設置;
  • 3)三角波賦值為正弦波的一半,幅值也可控製;
  • 4)輸出波形為正弦波和三角波,可以正常切換
  • 5)正弦波波形沒有異常,隻用 1/4 周期的正弦波數據就完成了完整正弦波的輸出。

限於篇幅,仿真隻測試了部分特性。讀者可以修改參數測試下其他特性,例如其他頻率,方波的輸出等。

附錄:matlab使用

1/4 周期正弦波數據生成

使用 matlab 生成 1/4 周期正弦波數據描述如下,並對拚接完整正弦波的過程做了仿真。

實例

clear all;close all;clc;
%=======================================================
% generating 1/4 cos wave data with txt hex format
%=======================================================

N   = 64 ;                    %256個數據,取1/4
n   = 0:N ;
w   = n/N *pi/2 ;             %量化到pi/2
st  = (2^10 /2 -1)*cos(w) ;   %正弦波數據取10bit
st  = floor(st) ;

%% 第一象限拚接
st1  = st+512 ;
figure(5) ;plot(n, st1) ;
hold on ;

%% 第二象限拚接
n2  = 64 + n ;
st2 = 512 - st(64-n+1);
plot(n2, st2);
hold on

%% 第三象限拚接
n3  = 128 + n ;
st3 = 512 - st ;
plot(n3, st3) ;
hold on ;

%% 第四象限拚接
n4 = 192 + n ;
st4 = 512 + st(64-n+1) ;
plot(n4, st4) ;
hold on ;

源碼下載

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